FPGA

工程主线

flowchart TD
  SPEC["需求与预算"] --> RTL["RTL / IP"] --> SIM["仿真与 lint"]
  SIM --> SYN["综合"] --> IMP["优化、布局、布线"] --> STA["时序 / CDC / DRC"]
  STA --> BIT["Bitstream"] --> BOARD["上板与 ILA"]

阶段	入口	完成标准
工程组织与实现	Vivado 开发流程	可重复构建，警告已分类，资源符合预算
终端自动化	Vivado 终端命令与 Tcl 批处理	参数、日志、报告和退出码可追踪
时序签核	约束与时序收敛	无未约束关键路径，WNS/TNS 通过
多时钟可靠性	时钟、复位与 CDC	每条跨域路径有正确结构和约束
资源复用	片上资源与 IP	推断/实例化意图与报告一致
启动与升级	比特流、配置与启动	断电重启、失败回退和镜像校验通过
板级定位	FPGA 调试清单	从电源时钟到数据链路逐层闭环

语言和 RTL 设计方法见 Verilog 与 SystemVerilog RTL；零基础可先完成 Verilog-2001 图解教程。

基本原则

• FPGA 是并行电路平台，不是“更快的 MCU”。
• 仿真核对所写模型在已测试激励下的行为；综合与实现检查器件映射；时序分析在约束、器件模型和分析条件正确且覆盖完整时，检查目标时序要求。它们各有前提，不能单独证明全部硬件行为。
• 工具显示绿色不等于系统正确：必须确认约束覆盖、CDC 结构、外部接口模型和板级实测边界。
• 厂商 IP 可减少底层实现风险，但不会替代接口、复位、流控和验证设计。