便携式平衡仪采集架构：同步、带宽与处理分工

知识概念更新于 2026-10-03编辑本文

便携式平衡仪的采集设计应从振动幅值、相位、转速范围和允许误差出发，再决定 ADC、处理器与传输接口。传感器测得的振动响应还受支承和结构影响，不能把振动幅值直接解释为不平衡质量；校正量需要结合试重求影响系数。

本文整理原“数据采集部分问答”中的模拟前端、MCU、FPGA 和 Linux 主机方案。原文的市场占比、品牌内部架构、固定帧率和统一转速分界没有验证依据，改用可以计算和验收的设计条件。这里给出架构分析与数值示例，尚无本文对应硬件的采集实测。

1. 先写清测量契约

项目	应明确的内容
振动通道	通道数、传感器类型、灵敏度、量程、最低/最高有效频率
键相	每转脉冲数、唯一零位标记、有效边沿、电平和极性
转速	最低/最高转速、升降速率、是否允许变速测量
输出	加速度/速度/位移，峰值/RMS，1X 复数响应、原始波形及质量标志
精度	幅值误差、通道相对相位误差、相对键相误差和温漂
连续性	块长、最大处理延迟、允许停顿时间、丢帧处理
便携约束	显示负载、续航、启动时间、存储、接口和尺寸

原文的 10 Hz～1 kHz、10 Hz～5 kHz 和 50～100 kS/s 是不同设想，不能并列当作统一规格。若只分析 1X，最高分析频率由最高转速决定；若还做轴承包络、宽带频谱或阶次瀑布，需要另行定义带宽。

flowchart TB
  Sensor["振动传感器与键相传感器"] --> Front["振动：激励、保护、隔直<br/>增益与模拟滤波<br/>键相：电平适配、整形<br/>按需隔离"]
  Front --> Sync["公共时间基准<br/>振动：多通道 ADC 同步采样<br/>键相：硬件捕获时间戳"]
  Sync --> Buffer["带序号的采样块<br/>与缓冲"]
  Buffer --> DSP["校准、1X 提取<br/>质量判定"]
  DSP --> Solve["影响系数与校正解算"]
  Buffer --> Host["波形、存储<br/>与用户界面"]
  Solve --> Host

键相通常由定时器捕获边沿时间，不必占用一条振动 ADC 通道。需要的是时间坐标一致，不是每个键相边沿都恰好落在某个 ADC 采样时刻。

2. 模拟前端：幅值和相位都要校准

传感器激励与输入保护

IEPE/ICP 压电传感器的输出包含直流偏置和交流信号，需要符合其手册的恒流激励和电压裕量；裸压电电荷型、MEMS 与电压输出传感器不能套用相同接法。原文的 2～4 mA 是部分配置的常见值，并非所有传感器、线缆长度和带宽都适用。长电缆的电容会影响所需驱动能力；偏置、最大摆幅和开短路阈值也应按具体型号确定。参见 PCB 信号调理说明。

输入保护、连接器屏蔽和回流路径需与激励共存。把模拟地和数字地机械地切断不一定降低噪声；应检查高 di/dt 电流是否穿过敏感回流区，以及 ADC 厂商要求的布局连接。

隔直、增益与积分

隔直高通会改变低频幅值与相位。对一阶高通：

H(j\omega)=\frac{j\omega}{j\omega+\omega_c},\qquad |H|=\frac{f}{\sqrt{f^2+f_c^2}},\qquad \arg H=\arctan\frac{f_c}{f}.

例如 $f_c=4\,\mathrm{Hz}$ 、测量频率 $f=10\,\mathrm{Hz}$ 时，幅值比约 0.9285，相位超前约 $21.8^\circ$ 。这足以影响低速平衡；“加了高通”不能直接解释为相位仍准确。

PGA 增益需要校准并写入采样块。试重前后应使用相同量程，或确保各量程幅相校准可换算；换挡期间的数据应标无效，避免把建立过程当成振动。

不一定需要积分：影响系数法可以使用一致的加速度 1X 响应。若输出速度或位移，在统一复数约定下有

\widehat v=\frac{\widehat a}{j\omega},\qquad \widehat x=\frac{\widehat a}{(j\omega)^2},\qquad\omega>0.

积分会改变相位并放大低频误差。硬件积分、时域积分和频域 1X 换算都应记录频响；去直流与低频抑制不能被忽略。最终幅值还要统一峰值或 RMS 单位。

抗混叠不是“设置一个截止频率”

ADC 前的模拟滤波要在折叠频带提供足够衰减。有效带宽与 $f_s/2$ 之间应留过渡带；已经折叠进目标频带的干扰，采样后的数字滤波无法还原。数字抽取之前还需要与抽取倍率相匹配的低通。

AD7606 原型号为 16 位、8 通道同步采样，最高 200 kS/s，提供串行和并行接口；内置二阶模拟滤波器的标称 -3 dB 点为 22 kHz。不能把它视为任意较低采样率下都足够的抗混叠方案。AD7606B、AD7606C 等后续型号的速率和配置不同，应逐型号查表。AD7606 官方资料

ADS1274 是四通道 24 位同步采样 ΔΣ ADC，支持不同速率/功耗模式和线性相位数字滤波。数字滤波有群延迟及建立时间；同步通道之间延迟相同，也不代表相对直接捕获的键相没有延迟。对恒定转频，纯延迟 $\tau$ 引入相位 $-2\pi f\tau$ ，需要在时间戳或校准中统一处理。ADS1274 数据手册

3. 同步与相位误差预算

同步采样 ADC 能降低通道间采样偏差，但整条链还包括传感器相差、模拟滤波、数字滤波、键相整形延迟和时间戳误差。顺序采样不是数学上绝对不可用：已知稳定的偏差可以补偿；可变延迟、带宽受限和校准残差仍必须纳入预算。

以误差大小作预算时，时间偏差与相位误差满足

\lvert\Delta\phi_{\deg}\rvert=360f\lvert\Delta t\rvert, \qquad \Delta t_{\max}=\frac{\phi_{\max}}{360f_{\max}}.

例子	结果
1 kHz 信号，时间偏差 1 µs	相位偏差 0.36°
1 kHz 信号，全部时间误差预算 1°	最大总时间偏差约 2.78 µs
100 MHz 计数器，10 万 r/min、每转一脉冲	一个计数刻度对应约 0.006°；不包含输入抖动和时基误差

10 万 r/min 在每转一脉冲时仅约 1667 个边沿/秒，因此不能单凭这个转速断言 MCU 必须换成 FPGA。多齿编码器会增大边沿速率；还要区分每转脉冲数与唯一绝对相位标记。

时间戳至少要确定计数频率、零点、回卷规则，以及它指的是 ADC 孔径时刻、滤波后样本时刻还是数据就绪时刻。DMA/USB 接收时刻含可变排队延迟，不宜代替原始采样时刻。

整圈截取有助于同步分析，但只有频率与记录长度满足相干条件，才能消除对应的截断泄漏。变速时应使用相位重采样、同步解调或其他适合的估计方法；“截一圈后 FFT”不自动消除所有泄漏和噪声。

4. 用带宽与缓冲预算选择总线

令 $C$ 为实际上传的通道数、 $f_s$ 为每通道采样率、 $b$ 为每个样本在线路上的字节数，则原始有效负载率为

$R=Cf_sb\quad(\mathrm{byte/s}).$

24 位 ADC 可能以 3 字节紧凑传输，也可能放进 4 字节槽；部分 ADC 即使只使用两路，也必须读出更多通道。应按线上的真实帧格式计算，再加帧头、状态、校验及总线空隙。

示例	纯波形负载
2 通道 × 51.2 kS/s × 4 字节	409,600 byte/s
8 通道 × 100 kS/s × 4 字节	3,200,000 byte/s
20 Mbit/s SPI，假定实测有效率为 70%	1,750,000 byte/s 可用吞吐量

在这些假定条件下，SPI的持续吞吐预算足以承载第一种采集，不能承载第二种；还需满足ADC数据更新前的读取窗口、CS/DRDY时序与最大突发延迟，平均带宽通过不等于每次转换都能按时读完。因此“SPI 一律太慢”与“必须并口”都不成立。有效率应实测，不能把表中的 70% 当作器件指标。

块长为每通道 $N_b$ 点时，块周期和块负载为

$T_b=\frac{N_b}{f_s},\qquad B_b=CN_bb.$

第一种采集取 $N_b=1024$ ，每 20 ms 产生 8192 字节，两个缓冲共 16 KiB。两个缓冲只提供有限的周转时间；当消费者长期比生产者慢时，乒乓缓冲仍会覆盖未读数据。

若系统允许消费者最长停顿 $T_{stall}$ ，可用队列容量至少满足 $B\ge RT_{stall}$ ，另留当前块、调度与突发余量。第一种采集停顿 100 ms 即积压 40,960 字节。应在最重的界面、文件写入和通信负载下测量，而不是只测平均速度。

每块必须携带的语义

格式版本、块序号、通道掩码、样本数、数据类型及字节序。
首样本时刻与采样时钟配置，属于该时间区间的键相事件。
量程、灵敏度、单位、校准版本及滤波/抽取配置。
过载、开短路、丢帧、转速不稳定、键相失效等质量标志。
按传输方式定义的长度与校验；断连后能判别新会话，不能接续旧帧号冒充连续数据。

中断只通知“有块可取”，不代表每个中断到达时都只有一块。使用单调序号和明确的缓冲所有权，能发现遗漏通知、覆盖和重复处理。详细帧解析参见相关USB 采集协议笔记。

5. MCU、FPGA 与应用处理器的分工

架构	适合承担的工作	需要先证明的条件
MCU + 片内或片外 ADC	硬件触发、DMA、校准、1X/FFT、平衡解算和适度 UI	ADC 噪声/同步满足要求，处理最坏时间小于块预算，RAM 与总线有余量
MCU + FPGA	FPGA 控制采样、时间戳、FIFO、抽取或可选 FFT；MCU 处理配置、解算、显示和存储	增加逻辑后的收益足以覆盖功耗、配置、时序约束和联合调试成本
Linux/Android SoC + 独立采集端	采集端守住时序与缓存；SoC 负责 Qt/Android、数据库、网络、报告及复杂图表	驱动、端到端吞吐、最大停顿、断连恢复和电源预算通过实测
专用 DSP 或 SoC 内实时核	承担数字处理与实时控制，主机处理界面	库、外设、内存和工具链适合具体系统

原文列举的 STM32F407/F429/F7/H7、TI C2000/F28335、RK3568、i.MX 6/8、STM32MP1 都是候选平台示例，不是已完成的选型。是否具备 LTDC、DMA2D、某种外部总线或接口，要核对具体料号与封装；STM32F407不能套用F429的 LTDC 配置。FPU 有助于开发浮点算法，定点 DSP 也可以完成 FFT；“必须有 FPU”“至少150 MHz”不能替代实际基准测试。

STM32H7 的实施边界

定时器、ADC、DMA 组成采集链，CPU 处理完成的块；轮询可用于低速初始化和诊断，高速持续采集宜降低 CPU 搬运负担。
对 STM32H74x/H75x 等相应架构，DMA1/2 不能访问 ITCM/DTCM。先放入可访问的 SRAM，再按需通过 MDMA 转移；不同 H7 子系列应查各自总线矩阵。还要处理 D-cache 与 DMA 的一致性，不能仅添加 volatile。ST DMA 说明
H745/H747 的两个核可以分工，但共享 RAM、缓存一致性和消息握手仍需要设计，不能理解为自动互不干扰。
FFT/积分/绘图应放在任务或主循环中；DMA 完成中断宜只发布块与状态，避免长时间占用中断上下文。
TouchGFX 与 LVGL 可作为 GUI 候选。800×480、RGB565 一帧占 768,000 字节，双缓冲占 1,536,000 字节；60 Hz 扫描的像素数据量为 46.08 MB/s，尚未计渲染和争用。屏幕尺寸不能直接保证 60 FPS，启动耗时也需实测。

FPGA 的实施边界

异步 FIFO 需要正确的跨时钟域控制、满空判断和复位同步。双口 RAM 只提供存储端口，并不自动使跨域状态安全；多位数据总线不能简单逐位加两个触发器。CDC 约束、仿真及实际时序分析都是设计的一部分。

通过 FMC/FSMC 把 FPGA 映射为 SRAM 风格接口时，确认目标芯片的数据宽度、访问时序、等待信号、读副作用以及 DMA 可达性，不把理论总线时钟当作有效带宽。缓冲 A/B 切换应有“写入完成—读取拥有—释放”的握手。

FFT 可以在 FPGA 或处理器执行，低速 1X 估计也可能只需同步解调；不必默认购买 FFT IP。iCE40、ECP5、Spartan-7、Cyclone 10 LP 是原记录中的候选系列，最终功耗应按型号、时钟、I/O 翻转率和逻辑利用率估算并测量。休眠、断电、上电配置和状态恢复需结合器件能力设计，不存在通用的“FPGA 睡眠指令”。

Linux 主机的数据接口

GPMC/EIM/FMC 等接口属于具体平台，不是所有 NXP/TI/STM32 芯片共有。PCIe、USB、以太网和串行总线各有吞吐、驱动、引脚和功耗成本。FT601 一类器件是 USB 到并行 FIFO 的桥接器，不会自动让数据变成 UVC 摄像头；USB 设备类别与上位机协议必须匹配。UDP 还要设计丢包、乱序、序号和必要的重传策略。

不应依赖普通用户态 GPIO 轮询获得低抖动采样，但 Linux 可以通过驱动、硬件触发、DMA 和缓冲读取 ADC；独立实时核或 FPGA 是可选的时序承担者。7 英寸、1080p、PDF 或多点触控都是评估维度，不能单独证明必须使用某一种 SoC。

6. 校准与验收顺序

静态电气检查：激励、偏置、保护、供电与通信电平，检查开路、短路和过载标志。
幅相校准：同一已知信号分配到各通道，跨频率、量程、温度记录幅值比和相位差；键相链另测延迟。
时间基准：检查时钟漂移、计数回卷、事件与样本对应，以及数字滤波群延迟补偿方向。
吞吐压力：同时采集、刷新、保存和通信，记录最长块处理时间、队列高水位、丢帧与恢复。
算法复算：保存原始数据、键相和配置，使离线结果能复现在线 1X 矢量；先验证模拟信号，再进入受控转子试验。
整机测量：与参考仪器比较并给出工况和不确定度；充电、背光、无线通信开关分别检查噪声谱。

电池续航应把 IEPE 升压和恒流源、ADC、处理器、显示、存储及转换损耗分别计入。电池状态接口见平衡仪电池监测与串口协议。现场校正见双面动平衡流程。

资料与验证边界

正文芯片数据核对于2026-10-03；器件替代、采购状态和量产选型仍应以具体版本资料及样机测试为准。原始问答中的任务分工、三类架构和接口选项保留在上述章节。

本次实际验证了相位—时间换算、高通幅相、采集带宽、块缓冲及显示存储的算术；未进行 ADC 板卡、FPGA 时序或整机 EMC/续航测试。原问答中的“90% 市场采用”“高端品牌标准架构”“一定达到60 FPS”等表述未作为产品事实保留。