数字逻辑与 FPGA 实验

本目录把数字设计知识组织成可执行的实验路线。每个实验都应形成同一条证据链：规格 -> RTL -> 自检仿真 -> 综合/时序检查 -> 板级现象。

推荐入口

• USTC VLab 数字电路实验路线：以原课程的实验顺序为线索，按现代 SystemVerilog 与 FPGA 工程方法重新组织。

实验闭环

flowchart LR
  SPEC["写规格与完成条件"] --> DESIGN["画电路或状态图"]
  DESIGN --> RTL["编写 RTL"]
  RTL --> TB["自检 Testbench"]
  TB --> SYN["综合、约束与时序检查"]
  SYN --> BOARD["上板验证"]
  BOARD --> RECORD["记录结果与问题"]
  TB -. "失败" .-> RTL
  SYN -. "失败" .-> RTL
  BOARD -. "失败" .-> DESIGN

只观察波形或 LED 亮灭不算完成。至少应保存测试条件、自动检查结果、关键报告和异常解释，使实验可以重复。