USTC VLab 数字电路实验教程

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在线教程由同一仓库生成，二者不是相互独立的技术来源。仓库当前已归档，适合用于追溯课程结构和实验选题，不适合作为当前工具、板卡和接口规范的唯一依据。

原教程范围

原目录包含课程介绍、Logisim、Verilog 语法、FPGA 原理、Nexys4 DDR、Vivado、Testbench、代码规范，以及基本逻辑门、组合逻辑、时序逻辑和有限状态机实验。

其教学主线清晰：

flowchart LR
  G["门电路"] --> C["组合逻辑"] --> S["时序逻辑"] --> F["有限状态机"] --> B["FPGA 下载验证"]

本笔记将它整理为数字逻辑与 FPGA 实验，并把通用理论链接到已有数字设计知识页，避免重复维护。

使用与校核边界

• Vivado 操作基于旧版本，当前界面和器件支持需查阅 AMD 文档。
• 板级描述主要面向 Nexys4 DDR/Basys3；引脚、电平和有效极性只对对应硬件成立。
• Verilog、Testbench、数值位宽和有符号规则应按当前 SystemVerilog/IEEE 资料重新确认。
• SR 锁存器、LCD1602 总线位定义及部分外设表述存在错误或不严谨之处，不能直接采用。
• VGA、RS-232、PS/2 和数码管章节含年代或硬件相关假设，实验前必须核对协议与器件手册。
• 机械开关不能直接作为 FPGA 功能时钟；应先同步、消抖并使用时钟使能或正规时钟资源。

版权处理

源仓库未提供许可证，因此默认不复制或再发布其中的图片、代码和大段正文。本笔记只引用链接和目录事实，以自己的语言重写学习路线，并自行绘制图示；需要查看原实验细节时应回到固定版本页面。