数字设计

数字设计的核心不是“写一段会运行的程序”，而是描述一组同时工作的电路，并证明它在目标时钟和器件上可靠工作。

知识地图

flowchart TD
  A["数字逻辑基础<br/>数制、组合逻辑、时序逻辑"] --> B["RTL 建模<br/>Verilog / SystemVerilog"]
  B --> C["功能验证<br/>Testbench 与波形"]
  C --> D["综合与实现<br/>网表、布局、布线"]
  D --> E["时序签核<br/>约束、CDC、时序收敛"]
  E --> F["配置与板级验证<br/>Bitstream、ILA、接口联调"]

从哪里开始

目标	建议入口
建立电路思维	数字逻辑基础
零基础学习 HDL	Verilog-2001 图解教程
写可综合 RTL	Verilog / SystemVerilog
按实验路线练习	数字逻辑与 FPGA 实验
完成 FPGA 工程	FPGA 工程实践
判断是否该用 FPGA	器件与架构选择

推荐学习顺序：组合逻辑与时序逻辑 -> 位宽和数值表示 -> 组合/时序 RTL -> 模块化与状态机 -> 仿真 -> 约束与 CDC -> 综合实现 -> 板级调试。

内容边界

• 门电路、电平与分立数字器件详见数字电子技术。
• 本目录关注 RTL、FPGA 架构和工程方法。
• ADC、PCIe、振动分析等具体系统只在项目页记录；知识页只提炼可复用规则。
• Vivado 是主要示例工具，但“先约束、再验证、后实现”的方法不依赖厂商。

一页工作法

1. 先写接口、时钟域、吞吐量和延迟预算。
2. 画数据通路与控制状态图，再写 RTL。
3. 用自检 Testbench 覆盖正常、边界、复位和反压场景。
4. 写真实的时钟、I/O 与跨时钟约束。
5. 检查综合警告、CDC、时序、DRC 和资源利用率。
6. 上板后先验证时钟/复位，再逐段联调数据链路。