ADC与DAC架构：转换原理、器件实例与选型边界

ADC 把模拟量编码为数字，DAC 把数字码转换为模拟电压或电流。架构有助于理解吞吐率、延迟、驱动与滤波要求，但不能仅凭架构名称推断某颗芯片的精度、输入范围或外围电路。

原笔记把“快闪/流水线”放在同一行，并给每种架构划定固定速度和位数范围。这里将两者分开，以已核对的器件为例；无法确认的型号保留在待核对表中，避免把名称相似当成等效替代。

ADC 的五种基本思路

架构	转换过程	主要工程取舍	已核对的例子
SAR，逐次逼近	采样后用内部 DAC 与比较器逐步判断各位	需在采样窗内建立输入；转换与读取时序明确；适合按需采样及多路复用场景，但仍需核对具体器件延迟	AD7685：16 位、250 kSPS
积分式，含双斜率/多斜率	将输入积分，在参考阶段通过时间或电荷平衡恢复输入	积分窗口可抑制特定周期干扰；转换时间与分辨能力、误差预算相互制约	ICL7109：12 位数据，另有极性与超范围状态
ΔΣ，Delta-Sigma	过采样与噪声整形，再数字滤波/抽取	输出速率、有效带宽、噪声和滤波建立时间需要一起考虑；调制器可以是单比特或多比特	AD7190：24 位 ΔΣ，带 PGA，最高输出速率 4.8 kHz
Flash，快闪	将同一次输入与多个阈值并行比较后编码	直接全并行实现速度高，比较器数量随位数指数增长，功耗、面积及阈值匹配成为约束	此处不把未注明型号的“国产 6G 12 bit”当成已确认实例
Pipeline，流水线	各级量化一部分信息、计算并放大残差，后级继续处理并数字校正	可保持高吞吐率，但样本从输入到输出存在流水级延迟；残差放大与时钟质量重要	AD9240：14 位、10 MSPS，多级差分流水线

纯 N 位 Flash 常见的理想阈值比较器数量是 $2^N-1$，而不是直接写成 $2^N$。流水线可能在各级使用小型子 ADC，但整个转换器并非“一次用全部比较器比完”。SAR 的“二分搜索”也是便于理解的模型，不能代替对采样电容、参考驱动及转换时钟的分析。

器件数据来源：AD7685、ICL7109、AD7190、AD9240。这些是具体型号的规格示例，不代表各架构的上下限。

积分式为何适合慢变量

理想双斜率方法先对未知电压积分固定时间，再用反向参考回到基准点。按幅值表示，有：

$$|V_{\mathrm{in}}|T_{\mathrm{int}} =|V_{\mathrm{ref}}|T_{\mathrm{deint}}.$$

因此可用时间比求电压比。实际还需要考虑自动归零、积分器饱和、参考稳定度、漏电、介质吸收和比较器延迟。工频抑制与积分时间有关，不能把“积分式”直接等同于“24 位以上精度”。ADI：积分式 ADC 架构

ΔΣ 的输出位数与有效信息不同

24 位或 32 位输出字长不表示能分辨同样多位的无噪声输入。比较器件时要查看指定输出速率、滤波和增益下的输入噪声、SNR/SINAD 或 ENOB，以及通道切换后的建立时间。过采样和数字滤波也不意味着模拟端可以无条件省去抗混叠或射频干扰滤波。

AD7768-1 一类采集器还需要把输入接法与编码分别检查，相关说明见 ADC 单端、伪差分与差分输入。

DAC 的几种常见实现

实现思路	如何产生模拟量	使用时要核对
电阻串、二进制权重、R-2R 梯形网络	通过电阻网络和开关选择或加权参考；R-2R 只使用两种标称阻值形成权重	这些是相关但不同的结构；检查单调性、INL/DNL、参考输入、输出电流/电压形式和建立时间
分段/电流舵及 ΔΣ 混合结构	组合电流单元、分段译码和/或噪声整形，形成可滤波的模拟输出	“电流舵”描述模拟输出实现，“ΔΣ”描述调制/噪声整形，两者不是同一个分类维度；输出常需 I/V 转换和滤波
PWM 加低通	在两个电平间切换，通过占空比改变平均值	分辨率、PWM 载波频率、输出纹波、滤波带宽和建立时间互相制约；GPIO 驱动与供电误差也会进入输出

DAC0832 是 8 位乘法型 DAC，采用 R-2R 网络；AD5440 则是双通道 10 位电流输出乘法型 DAC。原文统一写“12～16 bit”与这两个例子不符。TI DAC0830/DAC0832 数据手册，Mouser 镜像、AD5440 原厂资料

PCM1794 接受最高 24 位、192 kHz 的音频数据，但其 Advanced Segment 架构不能概括成“高速 1-bit 电流舵”。手册框图包含高 6 位分段译码、低 18 位参与的三阶五电平 ΔΣ 路径及电流分段输出；外部电路按其电流输出接口设计，也不能统一写成只需片外 LC。PCM1794 数据手册，第 24 页

PWM 平均值只是起点

若高电平为 $V_H$、低电平为 $V_L$、高电平占空比为 $D$，理想平均值为：

$$V_{\mathrm{avg}}=D V_H+(1-D)V_L.$$

当 $V_L=0$ 时才简化为 $D V_H$。例如理想 3.3 V 输出、25% 占空比的平均值为 0.825 V；实际低通输出还带有纹波并需要建立时间。选择更低截止频率能降低载波残余，却使电压变化变慢；增大计数周期可以细分占空比，在固定时钟下又会降低载波频率。

原表数字及待核对型号

原表的速度/位数范围保留为历史速记，不作为已验证边界：

原来的范围记录	为什么不能直接用于选型
SAR：10 k～5 MSPS，12～18 bit	位数和速率不是架构固定边界；还需区分每通道速率与总吞吐率
积分式：10～100 SPS，24 bit 以上	ICL7109 的 12 位数据已说明“24 bit 以上”不能作为本类统一标签
ΔΣ：1 k～2 MSPS，16～32 bit	输出速率与调制器速率不同；输出字长也不是有效分辨率
“快闪/流水线”：20 MSPS～6 GSPS，8～14 bit	两种架构需分开；AD9240 的 10 MSPS 也不落在原表的下限之上
电阻类 DAC：10 k～50 MSPS，12～16 bit	DAC0832、AD5440 分别为 8 位、10 位；串口写入速率、更新速率与模拟建立时间不可混用
“ΔΣ 电流舵”：192 k～10 MSPS，18～24 bit	音频采样率、内部过采样率和模拟输出带宽是不同量；PCM1794 应按实际分段结构理解
PWM：1 Hz～1 MHz，低成本 8～12 bit	必须说明这里是哪种频率；计数位宽不保证滤波后的电压精度

原笔记中的名称	本次核对结果与保留方式
CKS-AD7685	尚未找到足以确认该完整型号、厂家和架构的原厂手册；名称不能证明与 AD7685 引脚兼容或性能等效
AD7120	未确认其作为原文所指“积分式 ADC”的原厂资料；需核对拼写、厂家及完整料号，不能擅自替换成 ADV7120、ADuC7120 或其他近似名称
海思 AC9610	原厂页面确认双通道产品；AC9610D-24 为 24 位、2 MSPS，并列出数字抽取滤波器及 SPI/QSPI 接口。该公开参数页没有明确架构，不能仅凭带抽取滤波器就归入 ΔΣ；架构仍需查完整手册
“国产 6G 12 bit 射频 ADC”	没有完整型号、厂家或手册；“6G”也缺少明确单位和工作模式，不能据此判定是 Flash、Pipeline 或时间交织实现

AC9610 的型号与参数来自 海思官方产品页，位宽不代表同等位数的有效精度。其余未核实项目表示当前证据不足，并不等于证明该产品不存在。

把架构速记用于阅读手册

可以记为：SAR 逐步比较，积分式量时间，ΔΣ 整形并滤波，Flash 并行比较，Pipeline 逐级处理残差。DAC 则先区分电阻网络、电流单元/分段与脉冲平均，再确认有无噪声整形。

拿到型号后，继续核对输入范围与共模、参考及电源、有效带宽、噪声/线性度、数据编码、延迟、接口和驱动要求。架构用于组织这些问题，规格结论仍应来自该型号和该工作条件的手册。

来源：CSDN 原文，首次发布于 2025-12-02。