LVDS 显示接口：电气层、像素映射与单双路

LVDS（Low-Voltage Differential Signaling）首先是一种差分电气接口。显示屏中的“LVDS 接口”通常还包含串行化、像素位映射、时钟与控制信号的约定。能在电气上收发差分信号，不代表两块板已经能正确传输同一种画面格式。

电气层：小摆幅、差分接收与端接

典型 LVDS 驱动器通过约 3.5 mA 的电流在接收端 $100\,\Omega$ 差分端接上产生约 350 mV 的差分电压。若定义 $V_D=V_P-V_N$，两个逻辑状态通常对应正、负的差分值；这与器件使用 3.3 V 等供电电压是不同概念。

$$V_D=V_P-V_N,\qquad V_{CM}=\frac{V_P+V_N}{2}.$$

差分接收可以抑制两线共同出现的一部分扰动，但前提包括接收器共模范围、差分幅度、走线匹配和噪声没有超出器件能力。P、N 并不意味着其中一根永远为正、另一根永远为负。TI LVDS Owner’s Manual介绍了典型电流、差分端接与共模条件。

LVDS 与 TTL/CMOS、RS-422 的电压、阈值和驱动方式不同，不能因为都用于数字信号就直接互接；需要相应收发器或电平转换，并核对具体规格。它也不自动等同于 eDP、MIPI DSI、FPD-Link II/III 等完整接口。

LVDS 没有一个通用的“最长只能 1 米”限制。可达距离与码率、线缆损耗、连接器、对间时延、驱动预加重和接收裕量共同有关。例如 DS90C387/DS90CF388 的数据手册讨论了针对更长线缆的预加重、去偏斜和 DC 平衡功能；这些是特定芯片和条件下的能力，不能直接当成任意屏线的长度保证。

显示数据如何经过 LVDS 链路

原图中的 TTL 表示发送器、接收器并行侧的一类逻辑接口。发送器把 RGB 与控制信息串行化，接收器再还原为面板需要的并行数据；并行侧仍须核对实际逻辑电平。图中存在发送器和接收器，正说明 LVDS 线缆不能直接接普通 TTL 引脚。

在常见的非 DC 平衡显示映射中，每条数据差分对在一个链路时钟周期内传送 7 个串行位。18 位 RGB 加 HS、VS、DE 共 21 位，可放入 3 条数据对；24 位 RGB 加控制信息通常使用 4 条数据对，另有 1 条时钟对。这里的“数据对”“时钟对”均各含 P、N 两根导线。

单路、双路和每像素色深

单路通常对应一个像素数据组；双路通常同时传输奇、偶两个像素组。双路提高像素吞吐量，每个像素的色深没有因此翻倍。

常见显示配置	每像素 RGB 位数	每组数据差分对	常见总时钟对	常见总差分对数
单路 6 bit/色	18	3	1	4
双路 6 bit/色	18，每周期两组共 36 位 RGB	3，合计 6	2	8
单路 8 bit/色	24	4	1	5
双路 8 bit/色	24，每周期两组共 48 位 RGB	4，合计 8	2	10

表中是常见布局，不是单凭线数就能保证的接口定义。部分芯片模式使用一个共享时钟输入或关闭部分输出；控制信号位置、保留位、空白期传输和具体引脚连接仍由发送器与面板手册决定。

例如在上述 7 位串行化、单路 8 bit/色的模型中，若链路时钟为 65 MHz，每条数据对的串行位率为 $7\times65=455\,\mathrm{Mbit/s}$。双路模式下不能不加区分地把“输入像素时钟”当成每路链路时钟；单像素转双像素功能可能改变这个关系。

JEIDA 与 VESA 是像素位映射

两种常见 24 位映射的差别，主要是每个颜色的高位、低位放在哪条数据对。以下按原图的编号约定：R0、G0、B0 为最低有效位，R7、G7、B7 为最高有效位。

映射	数据对 0～2 中的颜色位	数据对 3 中的颜色位
JEIDA / Format 1	每色高 6 位，即位 2～7	每色低 2 位，即位 0～1
VESA / Format 2	每色低 6 位，即位 0～5	每色高 2 位，即位 6～7

这两张原图分别对应 TI SNLA014A 的图 1/4 与图 2/5。右侧 TxIN 等名称是示例芯片并行输入的管脚映射，不能与左侧 RGB 位号混为一谈，也不能忽略相对时钟的位置去猜串行先后次序。

JEIDA 的高 6 位与 18 位应用对应，因此在器件、接收器和配置都支持的条件下，24 位转 18 位可以舍弃承载低两位的第四条数据对。VESA 的第四条数据对承载高位，不能使用相同的“直接丢第四对”方法。位映射不一致时，可能仍有时钟和画面轮廓，却出现明显的颜色或灰阶错误。

三类原发送器示意图

DS90C365：3 对数据＋1 对时钟

图中 18 位 RGB 与 HS、VS、DE 对应 21 位并行信息，输出为 TXOUT0～2 加 TXCLK。两套适当配置的这类链路可用于双路 6 bit/色场景，但仍需匹配奇偶像素、时钟和面板输入。

DS90C385：4 对数据＋1 对时钟

图中 RGB 各 8 位，另含 HS、VS、DE、CNTL，共 28 位并行信息，输出为 TXOUT0～3 加 TXCLK。映射和输入采样沿必须与选定接收器对应，不能只根据“5 对线”就认定可用。

双像素发送器：8 对数据，提供两路时钟

原图列出 O、E 两套 RGB，每套仍是 24 位颜色数据。它还标出 DC BALANCE 和特定的时钟范围，说明图中包含具体器件功能，不能视为所有“双路 LVDS”都具有的通用框图。

DS90C387/DS90CF388 数据手册区分 DC 平衡模式与兼容既有 FPD-Link 的非 DC 平衡模式，并说明单像素、双像素及单输入转双输出配置。与两片旧式接收器连接时需要相应兼容模式；采用配套接收器时也应按手册接时钟、BAL 等信号。不能仅因发送器有两个时钟脚，就任意省略其中一路或假定接收器会自动识别所有格式。

确认一块屏的接口

先从面板型号和数据手册确认接口类型，再逐项核对：

1. 每色 6/8 bit、单路/双路、奇偶像素顺序与 JEIDA/VESA 位映射。
2. 各差分对的 P/N、数据对顺序、时钟对及输入采样要求。
3. 像素时序：有效区、消隐区、DE、同步信号及支持的时钟范围。
4. 接收器的差分幅度、共模范围、端接方式和是否支持所选传输模式。
5. 面板供电、背光供电与使能时序；信号线数量不提供这些电源规格。

数出 4、5、8、10 对线，可以作为常见配置的线索；数出 100 Ω 电阻也只能作为端接线索。接收器可能集成端接，电阻可能藏在排阻或内部，时钟对也会端接，因此这两种“数数法”不能代替面板资料。接错位映射、极性或时序可能与电气信号不良表现相似，定位时应分别检查。